regression: +73 insts: shl_16bytes_wordOff (wide-scalar-shift-by-byte-multiple-legalization.ll)

Snippet:

; Function Attrs: nounwind
define void @shl_16bytes_wordOff(ptr %src.ptr, ptr %wordOff.ptr, ptr %dst) #0 {
  %src = load i128, ptr %src.ptr, align 1
  %wordOff = load i128, ptr %wordOff.ptr, align 1
  %bitOff = shl i128 %wordOff, 5
  %res = shl i128 %src, %bitOff
  store i128 %res, ptr %dst, align 1
  ret void
}

attributes #0 = { nounwind }

Reproduce:

llc -mtriple=riscv32 -verify-machineinstrs -global-isel snippet.ll -o -
llc -mtriple=riscv32 -verify-machineinstrs -global-isel=0 snippet.ll -o -

Assembly diff (SelectionDAG vs GlobalISel):

--- sdag
+++ gisel
@@ -1,88 +1,178 @@
+lbu a3, 1(a0)
+lbu a4, 3(a0)
+lbu a5, 0(a0)
+lbu a6, 2(a0)
+slli a3, a3, 8
+slli a4, a4, 8
+or a3, a3, a5
+or a4, a4, a6
+lbu a5, 4(a0)
+lbu a6, 5(a0)
+lbu t0, 6(a0)
+lbu t1, 7(a0)
+slli a4, a4, 16
+lbu t2, 0(a1)
+lbu t3, 1(a1)
+lbu t4, 3(a1)
+lbu a1, 2(a1)
+or a7, a4, a3
+slli a6, a6, 8
+slli t1, t1, 8
+or a3, a6, a5
+or a4, t1, t0
+slli a4, a4, 16
+slli t4, t4, 8
+slli t3, t3, 8
+or a1, t4, a1
+or a5, t3, t2
+slli a1, a1, 16
+or a3, a4, a3
+or a1, a1, a5
+slli a4, a1, 5
+li a6, 64
+li t2, 32
+neg t3, a4
+srl t4, a7, t3
+sll t1, a3, a4
+bltu a4, t2, .L0
+li a1, 0
+sll t5, a7, a4
+j .L1
+.L0:
+sll a1, a7, a4
+or t5, t4, t1
+.L1:
 addi sp, sp, -32
-lbu a1, 0(a1)
-lbu a3, 1(a0)
-lbu a4, 2(a0)
-lbu a5, 3(a0)
-lbu a6, 0(a0)
-slli a3, a3, 8
-slli a4, a4, 16
-slli a5, a5, 24
-lbu a7, 4(a0)
-lbu t0, 5(a0)
-lbu t1, 6(a0)
-lbu t2, 7(a0)
-or a3, a3, a6
-or a4, a5, a4
-or a3, a4, a3
-slli t0, t0, 8
-lbu a4, 9(a0)
-slli t1, t1, 16
-slli t2, t2, 24
-or a5, t0, a7
-or a6, t2, t1
-lbu a7, 8(a0)
-lbu t0, 10(a0)
-lbu t1, 11(a0)
-slli a4, a4, 8
-lbu t2, 12(a0)
-lbu t3, 13(a0)
-lbu t4, 14(a0)
-lbu a0, 15(a0)
-or a5, a6, a5
-or a4, a4, a7
-slli t0, t0, 16
-slli t1, t1, 24
-or a6, t1, t0
-slli t3, t3, 8
-slli t4, t4, 16
-slli a0, a0, 24
-or a7, t3, t2
-or a0, a0, t4
-or a4, a6, a4
-or a0, a0, a7
-slli a1, a1, 2
-sw zero, 0(sp)
-sw zero, 4(sp)
-sw zero, 8(sp)
-sw zero, 12(sp)
-andi a1, a1, 12
-addi a6, sp, 16
-sw a3, 16(sp)
-sw a5, 20(sp)
-sw a4, 24(sp)
-sw a0, 28(sp)
-sub a0, a6, a1
-lw a1, 8(a0)
-lw a3, 4(a0)
-lw a4, 0(a0)
-lw a0, 12(a0)
-srli a5, a1, 16
-srli a6, a1, 24
-srli a7, a1, 8
-sb a1, 8(a2)
-sb a7, 9(a2)
-sb a5, 10(a2)
-sb a6, 11(a2)
+sw s0, 28(sp)
+sw s1, 24(sp)
+sw s2, 20(sp)
+sw s3, 16(sp)
+sw s4, 12(sp)
+sw s5, 8(sp)
+lbu s3, 11(a0)
+lbu s2, 15(a0)
+sub t0, a6, a4
+mv a5, a3
+beqz a4, .L2
+mv a5, t5
+.L2:
+lbu t6, 9(a0)
+lbu t5, 10(a0)
+lbu s1, 13(a0)
+lbu s0, 14(a0)
+slli s3, s3, 8
+slli s2, s2, 8
+bltu t0, t2, .L3
+srl s4, a3, t0
+j .L4
+.L3:
+neg s4, t0
+sll s4, a3, s4
+or s4, t4, s4
+.L4:
+lbu s5, 8(a0)
+lbu a0, 12(a0)
+slli t6, t6, 8
+or s3, s3, t5
+slli t5, s1, 8
+or s1, s2, s0
+mv t4, a7
+beqz t0, .L5
+mv t4, s4
+.L5:
+or t6, t6, s5
+slli s0, s3, 16
+or a0, t5, a0
+slli s1, s1, 16
+bltu t0, t2, .L6
+li t5, 0
+j .L7
+.L6:
+srl t5, a3, t3
+.L7:
+or t0, s0, t6
+or a0, s1, a0
+bltu a4, t2, .L8
+li t3, 0
+sll s1, t0, a4
+j .L9
+.L8:
+srl t6, t0, t3
+sll s0, a0, a4
+sll t3, t0, a4
+or s1, t6, s0
+.L9:
+addi s0, a4, -64
+mv t6, a0
+beqz a4, .L10
+mv t6, s1
+.L10:
+bltu s0, t2, .L11
+li t2, 0
+sll a7, a7, s0
+bnez s0, .L12
+j .L13
+.L11:
+neg t2, s0
+srl s1, a7, t2
+sll t2, a7, a4
+or a7, s1, t1
+beqz s0, .L13
+.L12:
+mv a3, a7
+.L13:
+lw s0, 28(sp)
+lw s1, 24(sp)
+lw s2, 20(sp)
+lw s3, 16(sp)
+lw s4, 12(sp)
+lw s5, 8(sp)
+addi sp, sp, 32
+bltu a4, a6, .L14
+li a1, 0
+li a5, 0
+bnez a4, .L15
+j .L16
+.L14:
+or t2, t4, t3
+or a3, t5, t6
+beqz a4, .L16
+.L15:
+mv t0, t2
+mv a0, a3
+.L16:
+lui a3, 16
+addi a3, a3, -1
+srli a4, a1, 16
+and a6, a1, a3
+srli a7, a1, 24
+srli a6, a6, 8
+sb a1, 0(a2)
+sb a6, 1(a2)
+sb a4, 2(a2)
+sb a7, 3(a2)
+srli a1, a5, 16
+and a4, a5, a3
+srli a4, a4, 8
+srli a6, a5, 24
+sb a5, 4(a2)
+sb a4, 5(a2)
+sb a1, 6(a2)
+sb a6, 7(a2)
+srli a1, t0, 16
+and a4, t0, a3
+srli a4, a4, 8
+srli a5, t0, 24
+sb t0, 8(a2)
+sb a4, 9(a2)
+sb a1, 10(a2)
+sb a5, 11(a2)
 srli a1, a0, 16
-srli a5, a0, 24
-srli a6, a0, 8
+and a3, a0, a3
+srli a3, a3, 8
+srli a4, a0, 24
 sb a0, 12(a2)
-sb a6, 13(a2)
+sb a3, 13(a2)
 sb a1, 14(a2)
-sb a5, 15(a2)
-srli a0, a4, 16
-srli a1, a4, 24
-srli a5, a4, 8
-sb a4, 0(a2)
-sb a5, 1(a2)
-sb a0, 2(a2)
-sb a1, 3(a2)
-srli a0, a3, 16
-srli a1, a3, 24
-srli a4, a3, 8
-sb a3, 4(a2)
-sb a4, 5(a2)
-sb a0, 6(a2)
-sb a1, 7(a2)
-addi sp, sp, 32
+sb a4, 15(a2)
 ret

Occurrences (1):

Generated 2026-10-15 08:05 UTC.